内容发布更新时间 : 2024/11/15 2:49:18星期一 下面是文章的全部内容请认真阅读。
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和 13 条地址线。用它组成64KB的ROM存储区共需 8 片2764芯片。
5.3 解：
双译码方式使得地址译码器的输出线的数目大为减少,使得芯片设计得时候复杂度就低了。
地址线A9～A0
4根数据线I/O4～I/O1 片选CS* 读写WE*
5.4 解：
假想的RAM有12根地址线、4根数据线
片选端CS*或CE*：有效时，可以对该芯片进行读写操作,通过对系统高位地址线的译码来选中各个存储芯片
输出OE*：控制读操作。有效时，芯片内数据输出，该控制端对应系统的读控制线MEMR*(MRDC*)
写WE*：控制写操作。有效时，数据进入芯片中，该控制端对应系统的写控制线MEMW*(MWTC*)
5.5 解：
位片结构：每个存储单元具有一个唯一的地址，可存储1位。（4116） 字片结构：每个存储单元具有一个唯一的地址，可存储多位。（2114）
5.6 解： SRAM DRAM NVRAM
组成单元 触发器 极间电容 带微型电池
速度 快 慢 慢
集成度 低 高 低
应用 小容量系统 大容量系统 小容量非易失
掩膜ROM：信息制作在芯片中，不可更改 PROM：允许一次编程，此后不可更改
EPROM：用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程
EEPROM（E2PROM）：采用加电方法在 线进行擦除和编程，也可多次擦写 Flash Memory（闪存）：能够快速擦写的EEPROM，但只能按块（Block）擦除
5.7解：
位扩充——存储器芯片数据位数小于主机数据线数时，利用多个存储器芯片在数据“位”方向的扩充；
参考
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地址扩充（字扩充）——当一个存储器芯片不能满足系统存储容量时，利用多个存储器芯片在“地址”方向的扩充
组成32KB存储空间，用SRAM 2114（1K×4）需要64个芯片； 组成32KB存储空间，用DRAM 4116（16K×1）需要16个芯片； 它们都需要进行位扩充和地址扩充
5.8解：
片选信号说明该存储器芯片是否被选中正常工作，设置它可以比较方便地实现多个存储器芯片组成大容量的存储空间
存储器片选信号通常与CPU地址总线的高位地址线相关联，可以采用“全译码”、“部分译码”、“线选译码”方式 采用全译码方式可以避免地址重复 采用部分或线选译码可以节省译码硬件
5.9解： 24＝16
5.10 解：
5.11解:
参考
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5.12 解：
5.13解:
5.14 解：
动态随机存取存储器 (DRAM) 的存储单元电路 动态存储单元是由 MOS 管的栅极电容 C 和门控管组成的。数据以电荷的形式存储在栅极电容上，电容 上的电压高表示存储数据 1 ；电容没有储存电荷，电压为 0 ，表明存储数据 0 。因存在漏电，使电容 存储的信息不能长久保持，为防止信息丢失，就必须定时地给电容补充电荷，这种操作称为 “ 刷新 ” 由于要不断地刷新，所以称为动态存储。 方法：采用“仅行地址有效”方法刷新； 刷新周期：15μs 刷新次数：128
参考
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5.15 解：
4 256KB A19-A16 4
5.16 解：
访问的局部性原理：在一个较短的时间间隔内，由程序产生的地址往往集中在存储器逻辑地址空间的很小范围内。指令地址的分布本来就是连续的，再加上循环程序段和子程序段要重复执行多次。因此，对这些地址的访问就自然地具有时间上集中分布的倾向。数据分布的这种集中倾向不如指令明显，但对数组的存储和访问以及工作单元的选择都可以使存储器地址相对集中。这种对局部范围的存储器地址频繁访问，而对此范围以外的地址则访问甚少的现象，就称为程序访问的局部性。 cache的作用:提高对存储器的访问速度。
虚拟存储：其目标是扩大程序员眼中的主存容量。
第七章
7.1 解：
总线：指可以由多个信息处理单元所共享的信息通道。 使用特点：
⑴ 在某一时刻，只能由一个主设备控制总线，其他主设备此时可作为从设备出现 ⑵ 在某一时刻，只能有一个设备向总线上发送数据，但可以有多个设备从总线上接收数据
7.2在各种微机总线中，根据总线连接对象的不同可将它们分为以下几类，它们是： 片内总线、 芯片总线、 板级总线、 设备总线和互连总线_。例如，ISA总线属于板级总线，USB总线属于设备总线，I2C总线属于芯片总线。总线中除电源和地线外的信号线，也可按传输信息的不同分为以下3类，即：数据总线 、 地址总线 、 控制总线 。
7.3 解：
分时复用就是一个引脚在不同的时刻具有两个甚至多个作用 总线复用的目的是为了减少对外引脚个数
在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期输出存储器或I/O端口的低8位地址A7 ~ A0，其他时间用于传送8位数据D7 ~ D0
7.4 解：
并行总线：多维数据通过多根信号线同时进行传递。 并行同步传输、并行异步传输见P174。
7.5 解： 见P174.
7.6 解：
参考
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总线的性能指标包括：总线宽度、标准传输、时钟同步/异步、总线复用、信号线数、总线控制方式
总线宽度：它是指数据总线的根数， 用bit（位）表示，如8位、16位、32位、64位。
7.9解：
D0～D7：8位双向数据总线 A0～A19：20位输出地址总线
ALE：地址锁存允许，每个CPU 总线周期有效 IOR*：I/O读，输出 IOW*：I/O写，输出
IO CH RDY：I/O通道准备好，输入
第九章
9.1 解：
软件延时、不可编程的硬件定时、可编程的硬件定时
9.2解：
CLK时钟输入信号——在计数过程中，此引脚上每输入一个时钟信号（下降沿），计数器的计数值减1
GATE门控输入信号——控制计数器工作，可分成电平控制和上升沿控制两种类型 OUT计数器输出信号——当一次计数过程结束（计数值减为0），OUT引脚上将产生一个输出信号
9.3解：
8253每个通道有 6 种工作方式可供选择。若设定某通道为方式0后，其输出引脚为 低 电平；当 写入计数初值（并进入减1计数器） 后通道开始计数， CLK 信号端每来一个脉冲 减1计数器 就减1；当 计数器减为0 ，则输出引脚输出 高 电平，表示计数结束。8253的CLK0接1.5MHz的时钟，欲使OUT0产生频率为300KHz的方波信号，则8253的计数值应为 5（＝1.5MHz÷300KHz） ，应选用的工作方式是 3
9.4解：
（1） mov al,50h mov dx,207h out dx,al
mov al,128 ；80h mov dx,205h out dx,al
(2) mov al,33h mov dx,207h out dx,al
mov ax,3000h ；不是3000
参考