内容发布更新时间 : 2024/11/8 18:43:52星期一 下面是文章的全部内容请认真阅读。
答：有两种，一个是pin到pin的距离约束，主要是防止短路，需要在constrain中设置smd pin 到smd pin的距离，然后在setup——constrain——modes中的spacing modes中勾选smd pin to smd pin。
另外一个是检查两个器件是否重叠，需要用到place bound top/bottom，至于是顶层还是底层，要更具你的器件而定，这个规则只要是两个器件的place bound层相互重叠就会报警，同样需要打开检查开关，在setup——constrain——modes中的design modes（package）中勾选package to package为on（其中on为实时监测，只要触犯规则就报警，batch为只有点击update drc才监测报警，off是不监测，违反规则不报警）。当然，Color/Visibility中Stack-UP中相应层中的DRC显示也要开启。
26. 拖动时为什么不显示鼠线？移动铺铜或元件时，原来与之相连的过孔和线都消失了，怎么解决？
答：Move时要选中Ripup Etch。选中Ripup Etch时将去掉跟该Symbol引脚相连的Clines，同时显示Rats，选中Stretch Etch时用Clines代替Rats，而什么都不选时则保留Clines同时显示Rats。所以移动铺铜或元件为保留原来的过孔和线，则不能选中Ripup Etch。
另外：定制Allegro环境 Find（选取）
Design Object Find Filter选项：
Groups(将1个或多个元件设定为同一组群) Comps（带有元件序号的Allegro元件） Symbols（所有电路板中的Allegro元件） Functions（一组元件中的一个元件） Nets（一条导线） Pins(元件的管脚) Vias（过孔或贯穿孔）
Clines（具有电气特性的线段：导线到导线；导线到过孔；过孔到过孔） Lines（具有电气特性的线段：如元件外框） Shapes（任意多边形）
Voids（任意多边形的挖空部分）
Cline Segs(在clines中一条没有拐弯的导线) Other Segs(在line中一条没有拐弯的导线) Figures（图形符号）
DRC errors（违反设计规则的位置及相关信息） Text（文字） Ratsnets（飞线） Rat Ts（T型飞线）
文件类型：
.brd(普通的电路板文件)
.dra(Symbols或Pad的可编辑保存文件)
.pad（Padstack文件，在做symbol时可以直接调用） .psm（Library文件，保存一般元件）
.osm(Library文件，保存由图框及图文件说明组成的元件) .bsm(Library文件，保存由板外框及螺丝孔组成的元件)
.fsm(Library文件，保存特殊图形元件，仅用于建立Padstack的Thermal Relief) .ssm(Library文件，保存特殊外形元件，仅用于建立特殊外形的Padstack) .mdd(Library文件，保存module definition) .tap(输出的包含NC drill数据的文件) .scr（Script和macro文件） .art(输出底片文件)
.log（输出的一些临时信息文件） .color(view层面切换文件) .jrl(记录操作Allegro的事件的文件) 设定Drawing Size（setup\\Drawing size....） 设定Drawing Options(setup\\Drawing option....) status:on-line DRC(随时执行DRC) Default symbol height Display：
Enhanced Display Mode:
Display drill holes:显示钻孔的实际大小 Filled pads：将via 和pin由中空改为填满 Cline endcaps：导线拐弯处的平滑
Thermal pads：显示Negative Layer的pin/via的散热十字孔 设定Text Size（setup\\Text Size....） 设定格子（setup \\grids...） Grids on:显示格子 Non-Etch:非走线层 All Etch:走线层 Top：顶层 Bottom：底层
设定Subclasses选项（setup\\subclasses...）
添加\\删除 Layer New Subclass..
设定B/Bvia(setup\\Vias\\Define B/Bvia...) Ripup etch：移动时显示飞线 Stretch etch：移动时不显示飞线 信号线的基本操作：
更改信号线的宽度（Edit\\Change\\Find\\Clines）option\\linewidth 删除信号线（Edit\\Delete） 改变信号线的拐角（Edit\\Vertex） 删除信号线的拐角（Edit\\Delete Vertex）
27. 如何修改某个Shape或Polygon的网络属性以及边界？
答：Shape->Select Shape or void->单击选中该Shape->在右边Option栏Assign net name中将Dummy Net修改成自己想要的网络，当鼠标光标停留在边界时可以拖动光标修改边界。 28. 如何只删除某一层里的东西?
答:很简单，Display->Color/Visibility->单独显示要想删除的那一层，OK后删除即可。 29. 如何替换某个过孔？如何不在布线状态下快速添加过孔？
答：Tools->PadStack->Replace，然后必须选上Single via replace mode，最后选上要想替换的过孔即可；利用copy来快速添加大量过孔即可。 30. 如何在allegro中取消Thermal relief花焊盘(十字焊盘)
答:set up->design parameter ->shape->edit global dynamic shape parameters->Thermal relief connects ->Thru pins ,Smd pins -> full contact 31. 在等长走线时，如何更改target目标线？
答：绕等长有两种：一种是设在一定范围内绕没有基准，就是说在一组BUS里必须绕到这个范围内才会变绿，这个我一般不用，因为BUS里少绕一根不到这个范围就不会变绿。另一种就是设在一定范围内有基准的，也许就是你表达的这种，ElectricalConstraint Set--＞Net--＞Routing--＞Relative Propagation--＞relative Delay--＞Delta:Tolerance下你想设做基准的Net,点鼠标右键，在下拉菜单选择set as target。 32. 如何分割电源层？
答：使用Anti Etch来分割平面
使用Add->line命令，并且设置Active Class为Anti Etch，设置好线宽，并且在外框画好RoutKeepin，然后在已经建立Shape的平面上，画出想要分隔的范围，再用Edit->Split Plane->Create。
33. 画了line型线，如何修改？
答：Edit->Vertex（顶点）命令来修改。
34. 通孔式焊盘做得比较大,且排列的较密集,怕连锡怎么办?
答:焊盘间画丝印做隔离。
35. allegro对齐的问题
答:1.首先右键application mode切换到模式placement edit； 2.框选需要对齐的元件；
3.关键的一步，在你要对齐的基准元件上右键，选择align components；OK 4.allegro只能实现这个中心点对齐，至于更高级的要使用skill了 36. 修改了元器件封装,如何更新到PCB?
答：Place->Update Symbols->Package Symbols->找到该封装->点击Refresh即可。 37. Allegro如何添加机械孔？
答：孔径为NPTH(None Plated Through Hole),焊盘为NULL,THERMAL RELIEF和ANTI PAD需比孔径大20MIL左右.然后把它当做via来用就可以了，当然也可以做成Symbol来添加。 38. 画封装时如何将元件参考点设在中间?
答:画好封装后,Setup->designer parameters->Move Orign即可。 39. 在Allegro中如何更改字体和大小（丝印，位号等）
配置字体: allegro 15.2: setup->text sizes text blk:字体编号 photo width: 配置线宽 width,height:配置字体大小
改变字体大小：edit->change，然后在右边控制面板find tab里只选text（只改变字体） 然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。 最后选你准备改变的TEXT。
框住要修改的所有TEXT可以批量修改
allegro 16.0: setup->design->parameter->text->setup text size text blk:字体编号