内容发布更新时间 : 2025/6/15 12:08:07星期一 下面是文章的全部内容请认真阅读。
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由于同步计数器的计数脉冲CP同时接到各位触发器的时钟脉冲输入端，当计数脉冲到来时，应该翻转的触发器同时翻转，所以速度比异步计数器高，但电路结构比异步计数器复杂。
（2）二进制同步减法计数器
4位二进制同步减法计数器的状态表如表6.3.2所示，分析其翻转规律并与4位二进制同步加法计数器相比较，很容易看出，只要将图6.3.7所示电路的各触发器的驱动方程改为：
J0=K0=1
J1=K1=Q0 J2=K2=Q0Q1 J3=K3=?Q0Q1Q2 就构成了4位二进制同步减法计数器。
表6.3.2 4位二进制同步减法计数器的状态表
计数脉冲序号 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 电 路 状 态 Q3 Q2 Q1 Q0 0 0 0 0 1 1 1 1 1 1 1 0 1 1 0 1 1 1 0 0 1 0 1 1 1 0 1 0 1 0 0 1 1 0 0 0 0 1 1 1 0 1 1 0 0 1 0 1 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 0 0 0 0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 等效十进制数
（3）二进制同步可逆计数器
既能作加计数又能作减计数的计数器称为可逆计数器。将前面介绍的4位二进制同步加法计数器和减法计数器合并起开，并引入一加/减控制信号X便构成4位二进制同步可逆计数器，如图6.3.8所示。由图可知，各触发器的驱动方程为：
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J0=K0=1
J1=K1=XQ0?XQ0 J2=K2=XQ0Q1?XQ0Q1
J3=K3=XQ0Q1Q2?XQ0Q1Q2
Q3Q2Q1Q0X加/减控制信号FF3FF21J&Q1J&QFF11J&FF01&1J≥1≥1≥1∧∧∧C1C1&C1&C1&1KR1KR1KR1KR∧QQCP计数脉冲CR清零脉冲
图6.3.8 二进制可逆计数器的逻辑图
当控制信号X=1时，FF1～FF3中的各J、K端分别与低位各触发器的Q端相连，作加法计数；当控制信号X=0时，FF1～FF3中的各J、K端分别与低位各触发器的Q端相连，作减法计数，实现了可逆计数器的功能。
3．集成二进制计数器举例
（1）4位二进制同步加法计数器74161
表6.3.3 74161的功能表
清零 RD 0 1 1 1 1 预置 LD × 0 1 1 1 使能 EP ET × × × × 0 × × 0 1 1 时钟 CP × ↑ × × ↑ 预置数据输入 D3 D2