EDA
试题库建?/p>
[70%
基础题,
20%
中档题,
10%
提高题(试题容量?/p>
20
套试卷,其中每套试题
填空?/p>
10
空(每空
2
分)
,选择?/p>
10
题(每题
2
分)
?/p>
,简答题
4
题(每题
5
分)
,分析题
2
题(每题
10
分)
,设计题
2
题(每题
10
分)
?/p>
]
基础题部?/p>
填空题(
140
空)
1
.一般把
EDA
技术的发展分为?/p>
CAD
?/p>
?/p>
?/p>
CAE
)和?/p>
EDA
)三个阶段?/p>
2
?/p>
EDA
设计流程包括
(设计准备)
?/p>
(设计输入)
?/p>
(设计处理)
和(器件编程?/p>
四个步骤?/p>
3
.时序仿真是在设计输入完成之后,选择具体器件并完成布局、布线之后进行的时序关系
仿真
,
因此又称?/p>
(功能仿真)
?/p>
4
?/p>
VHDL
的数据对象包?/p>
(变量)
?/p>
(常量)
?/p>
(信号)
,它们是用来存放各种类型?/p>
据的容器?/p>
5
.图形文件设计结束后一定要通过(仿真)
,检查设计文件是否正确?/p>
6
.以
EDA
方式设计实现的电路设计文件,最终可以编程下载到?/p>
FPGA
)或者(
CPLD
?/p>
芯片中,完成硬件设计和验证?/p>
7
?/p>
MAX+PLUS
的文本文件类型是?/p>
.VHD
?/p>
?/p>
8
.在
PC
上利?/p>
VHDL
进行项目设计,不允许在(根目录)下进行,必须在根目录为设?/p>
建立一个工程目录?/p>
9
?/p>
VHDL
源程序的文件名应与(实体名)相同,否则无法通过编译?/p>
10.
常用
EDA
的设计输入方式包?/p>
(文本输入方式)
?/p>
(图形输入方式)
?/p>
(波形输入方式)
?/p>
11.
?/p>
VHDL
程序中,
(实体)和(结构体)是两个必须的基本部分?/p>
12.
将硬件描述语言转化为硬件电路的重要工具软件称为
?/p>
HDL
综合器)
?/p>
13
?/p>
VHDL
的数据对象分为(常量?/p>
?/p>
(变量)和(信号?/p>
3
类?/p>
14
?/p>
VHDL
?/p>
操作
?/p>
包括
(算?/p>
运算
?/p>
)和
(符号运算符?/p>
?/p>
15
、常用硬件描述语言有(
Verilog HDL
?/p>
?/p>
?/p>
AHDL
)以及(
VHDL
?/p>
?/p>
16
?/p>
VHDL
基本语句有(顺序语句?/p>
?/p>
(并行语句)和属性自定义语句?/p>
17
?/p>
VHDL
同或逻辑操作符是
?/p>
XNOR
?/p>
?/p>
18
、原理图文件类型后缀名是?/p>
.GDF
?/p>
?/p>
Verilog HDL
语言文本文件类型的后缀名是?/p>
.V
?/p>
?/p>
19
、十六进制数
16#E#E1
对应的十进制数值是?/p>
224
?/p>
?/p>
20
?/p>
一个完整的
VHDL
程序应包含三个基本部分,
即库文件说明?/p>
(程序包应用说明?/p>
?/p>
(实
体和结构体说明)
?/p>
21
?/p>
VHDL
不等于关系运算符?/p>
?/p>
/=
?/p>
?/p>
22
?/p>
STD_LOGIC_1164
程序包是
?/p>
IEEE
?/p>
库中最常用的程序包?/p>
23
.文本输入是指采用(硬件描述语言?/p>
进行电路设计的方式?/p>
24
.当前最流行的并成为
IEEE
标准的硬件描述语言包括?/p>
vhdl
?/p>
?/p>
?/p>
verilog
?/p>
?/p>
25
?/p>
采用
PLD
进行的数字系统设计,
是基?/p>
(芯片)
的设计或称之?/p>
(自底向上)
的设计?/p>
26
?/p>
硬件描述语言
HDL
?/p>
PLD
和数字系统的设计带来了更新的设计方法和理念,
产生了目